ΠΡΠ° Π²Π°ΠΊΠ°Π½ΡΠΈΡ Π² Π°ΡΡ ΠΈΠ²Π΅
ΠΠΎΡΠΌΠΎΡΡΠ΅ΡΡ ΠΏΠΎΡ ΠΎΠΆΠΈΠ΅ Π²Π°ΠΊΠ°Π½ΡΠΈΠΈ βΠΎΠ±Π½ΠΎΠ²Π»Π΅Π½ΠΎ 12 Π΄Π½Π΅ΠΉ Π½Π°Π·Π°Π΄
Middle/Senior FPGA Developer
ΠΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π²Π°ΠΊΠ°Π½ΡΠΈΠΈ
#FPGA #Belarus #Vacancy #fulltime
ΠΡΠ΅ΠΌ ΠΏΡΠΈΠ²Π΅Ρ! ΠΠ° Π΄ΠΎΠ»Π³ΠΎΡΡΠΎΡΠ½ΡΠΉ ΠΏΡΠΎΠ΅ΠΊΡ ΠΈΡΡ Middle / Senior FPGA ΡΠ°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊΠ°.
ΠΡΠΎΠ΄ΡΠΊΡ- ΡΠ΅ΡΠ΅Π½ΠΈΡ ΠΏΠΎ Π°Π²ΡΠΎΠΌΠ°ΡΠΈΠ·Π°ΡΠΈΠΈ ΠΎΠ±ΠΎΡΡΠ΄ΠΎΠ²Π°Π½ΠΈΡ ΠΈ ΡΠ΅Ρ Π½ΠΎΠ»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΡ ΠΏΡΠΎΡΠ΅ΡΡΠΎΠ².
ΠΠΏΡΡ ΡΠ°Π±ΠΎΡΡ 4+ Π»Π΅Ρ.
Stack: VHDL, Verilog, SystemVerilog.
Π£ΡΠ»ΠΎΠ²ΠΈΡ: ΡΡΠ°Ρ, Π³ΠΈΠ±ΠΊΠΈΠΉ Π³ΡΠ°ΡΠΈΠΊ.
ΠΠΎΠΊΠ°ΡΠΈΡ: ΠΠ΅Π»Π°ΡΡΡΡ.
ΠΠΈΡΠΈΡΠ΅ ΠΌΠ½Π΅ΠΠΎΠΊΠ°Π·Π°ΡΡ ΠΊΠΎΠ½ΡΠ°ΠΊΡΡ
ΠΡΠ΅ΠΌ ΠΏΡΠΈΠ²Π΅Ρ! ΠΠ° Π΄ΠΎΠ»Π³ΠΎΡΡΠΎΡΠ½ΡΠΉ ΠΏΡΠΎΠ΅ΠΊΡ ΠΈΡΡ Middle / Senior FPGA ΡΠ°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊΠ°.
ΠΡΠΎΠ΄ΡΠΊΡ- ΡΠ΅ΡΠ΅Π½ΠΈΡ ΠΏΠΎ Π°Π²ΡΠΎΠΌΠ°ΡΠΈΠ·Π°ΡΠΈΠΈ ΠΎΠ±ΠΎΡΡΠ΄ΠΎΠ²Π°Π½ΠΈΡ ΠΈ ΡΠ΅Ρ Π½ΠΎΠ»ΠΎΠ³ΠΈΡΠ΅ΡΠΊΠΈΡ ΠΏΡΠΎΡΠ΅ΡΡΠΎΠ².
ΠΠΏΡΡ ΡΠ°Π±ΠΎΡΡ 4+ Π»Π΅Ρ.
Stack: VHDL, Verilog, SystemVerilog.
Π£ΡΠ»ΠΎΠ²ΠΈΡ: ΡΡΠ°Ρ, Π³ΠΈΠ±ΠΊΠΈΠΉ Π³ΡΠ°ΡΠΈΠΊ.
ΠΠΎΠΊΠ°ΡΠΈΡ: ΠΠ΅Π»Π°ΡΡΡΡ.
ΠΠΈΡΠΈΡΠ΅ ΠΌΠ½Π΅
Π’Π΅ΠΊΡΡ Π²Π°ΠΊΠ°Π½ΡΠΈΠΈ Π²Π·ΡΡ Π±Π΅Π· ΠΈΠ·ΠΌΠ΅Π½Π΅Π½ΠΈΠΉ
ΠΡΡΠΎΡΠ½ΠΈΠΊ - Telegram ΠΊΠ°Π½Π°Π». ΠΠ°Π·Π²Π°Π½ΠΈΠ΅ Π΄ΠΎΡΡΡΠΏΠ½ΠΎ ΠΏΠΎΡΠ»Π΅ Π°Π²ΡΠΎΡΠΈΠ·Π°ΡΠΈΠΈ
ΠΠΎΡ ΠΎΠΆΠΈΠ΅ Π²Π°ΠΊΠ°Π½ΡΠΈΠΈ
2 Π΄Π½Ρ Π½Π°Π·Π°Π΄
FPGA Π Π°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊ (ΠΡΠΎΠΌΡΡΠ»Π΅Π½Π½Π°Ρ Π°Π²ΡΠΎΠΌΠ°ΡΠΈΠ·Π°ΡΠΈΡ)
22 ΡΠ°ΡΠ° Π½Π°Π·Π°Π΄
SoC Debug Engineer (FPGA)
Π’ΠΠ€Π‘
2 Π΄Π½Ρ Π½Π°Π·Π°Π΄
Middle ΠΠ½ΠΆΠ΅Π½Π΅Ρ-ΡΠ°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊ Π ΠΠ (STM32/FPGA)
ΠΠ½ΡΠΎΡΠΌΡΠ΅Ρ
Π½ΠΈΠΊΠ°
2 Π΄Π½Ρ Π½Π°Π·Π°Π΄
Π Π°Π·ΡΠ°Π±ΠΎΡΡΠΈΠΊ ΠΠΠΠ‘ (Telecommunications)
1 Π΄Π΅Π½Ρ Π½Π°Π·Π°Π΄
Design Verification Engineer (SystemVerilog/UVM/DDR)
1 Π΄Π΅Π½Ρ Π½Π°Π·Π°Π΄