Назад

Не получаете ответ?

Вакансия опубликована 13 дн. назад - шансы на ответ снижаются.

14 дней назад

Инженер-разработчик ASIC / FPGA (RTL, Verilog)

4 000$
Формат работы
remote (только Russia)
Тип работы
parttime
Грейд
senior
Английский
b2
Страна
Russia
hhВакансия с HeadHunter. Контакт ведёт на hh.ru

Мэтч & Сопровод

Покажет вашу совместимость и напишет письмо

Описание вакансии

Текст:
/
TL;DR
Инженер-разработчик ASIC / FPGA (RTL, Verilog) (ультранизкопотребляющая цифровая ASIC-разработка): Перенос алгоритма Actogram в синтезируемую архитектуру и создание подтверждённого кремнием IP-ядра для непрерывного анализа биологических ритмов в часах с батарейным питанием с акцентом на RTL, верификацию и оценку PPA. Фокус на проектировании always-on логики с потреблением на уровне μW/μA, подготовке MPW tape-out, постсиликоновой валидации и создании лицензируемого semiconductor IP package.

Локация: удалённая работа, Москва

Зарплата: от 4000 USD в месяц на руки

Компания

Actogram — технологический стартап, разрабатывающий алгоритмы для преобразования данных носимых сенсоров в информацию о биологических ритмах, сне и долгосрочном здоровье.

Что делать

  • Перевести алгоритм Actogram в синтезируемую ультранизкопотребляющую цифровую архитектуру и реализовать RTL.
  • Разработать datapath, управляющую логику, FSM, интерфейсы памяти, сенсоров и Wake-on-Motion.
  • Проводить функциональную верификацию относительно эталонного алгоритма, синтез и предварительный анализ Power, Performance and Area.
  • Подготовить дизайн к физической реализации и MPW tape-out, включая тестовые режимы, управляемое тактирование и наблюдение внутренних состояний.
  • Координировать работу с внешними ASIC-, foundry/MPW-, packaging- и testing-партнёрами.
  • Проводить bring-up и валидацию изготовленного silicon, измерять энергопотребление и подготовить переиспользуемый лицензируемый semiconductor IP package.

Требования

  • От 5 лет опыта в цифровой ASIC/SoC-разработке, включая проектирование ASIC-архитектур, а не только FPGA.
  • Уверенное владение SystemVerilog, Verilog и/или VHDL; опыт перевода алгоритмов из C/C++, псевдокода или математических спецификаций в hardware architecture и RTL.
  • Опыт реализации fixed-point, integer и Boolean-алгоритмов без FPU, а также проектирования datapath, FSM, регистров, счётчиков, таймеров, аккумуляторов и простой памяти.
  • Опыт ультранизкопотребляющей always-on логики для устройств с питанием от coin-cell батареи, включая clock gating, power gating, duty cycling и sleep/wake logic.
  • Знание RTL simulation, verification, synthesis, предварительного PPA-анализа и полного ASIC flow от RTL до sign-off и tape-out.
  • Английский язык на уровне, достаточном для самостоятельной технической коммуникации с международными партнёрами.

Хорошо, если есть

  • Знание стандартов low-power, включая UPF/CPF.

Культура и преимущества

  • Удалённый формат работы.
  • Международная команда.
  • Старт с частичной занятостью и переход на полную занятость через 2–3 месяца.
  • Размер полной компенсации обсуждается индивидуально в зависимости от опыта и уровня технической ответственности.

Будьте осторожны: если работодатель просит войти в их систему, используя iCloud/Google, прислать код/пароль, запустить код/ПО, не делайте этого - это мошенники. Обязательно жмите "Пожаловаться" или пишите в поддержку. Подробнее в гайде →