Инженер по разработке RTL (Wireless)

Локация: не указана

Компания

YADRO разрабатывает процессорные IP-ядра RISC-V для серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.

Что делать

• Разрабатывать сложные функциональные модули для ASIC на Verilog/SystemVerilog.
• Создавать RTL-компоненты для процессорных IP-ядер RISC-V.
• Использовать RTL-симуляторы для проверки проектируемых модулей.

Требования

• От 3 лет опыта разработки RTL.
• Знание Verilog/SystemVerilog и опыт работы с RTL-симуляторами от 3 лет.
• Опыт использования Linux и систем контроля версий.
• Английский язык: чтение технической документации и переписка на технические темы.

Хорошо, если есть

• Опыт разработки блоков помехоустойчивого кодирования.
• Знание стандартов LTE/5G L1.
• Опыт разработки и имплементации алгоритмов цифровой обработки сигналов.
• Знакомство с методами верификации.
• Опыт использования Python или MATLAB/Simulink.

Культура и преимущества

• ДМС со стоматологией с первых дней работы.
• Льготные условия страхования близких.
• Дополнительный day off для восстановления здоровья.

Процесс найма

• Подача резюме или заполнение анкеты.
• Прохождение интервью и/или выполнение тестового задания.
• Получение обратной связи и предложения о работе.