Разработчик FPGA (Verilog/VHDL)

Локация: Санкт-Петербург, Лиговский проспект, 254. Работа на месте работодателя, офис в 15 минутах пешком от станции метро «Московские ворота».

Зарплата: 140 000–350 000 ₽ в месяц до вычета налогов.

Компания

СЭБЭП — инжиниринговая компания, разрабатывающая проекты в области беспроводных систем связи.

Что делать

• Проектировать архитектуру аппаратных модулей, IP-ядер и FPGA-проектов, выполнять их имплементацию, верификацию и сопровождение.
• Реализовывать алгоритмы цифровой обработки сигналов.
• Разрабатывать и отлаживать FPGA-проекты для Xilinx FPGA.
• Разрабатывать функциональные тесты в среде Verilator.
• Поддерживать существующие продукты и писать документацию на аппаратно-программные средства.

Требования

• От 3 лет опыта разработки в сфере ПЛИС.
• Уверенное владение Verilog/SystemVerilog, предпочтительно применение SystemVerilog.
• Знание VHDL.
• Знание Tcl, достаточное для взаимодействия с Vivado.
• Опыт работы с Xilinx Vivado в GUI и batch-режиме, включая project и non-project flow.
• Опыт разработки на C/C++.
• Опыт в области цифровой обработки сигналов.

Хорошо, если есть

• Опыт разработки драйверов для IP-ядер.

Культура и преимущества

• Полная занятость, график 5/2, выходные — суббота и воскресенье; гибкое начало рабочего дня.
• Официальное оформление по ТК РФ, официальная заработная плата с выплатами два раза в месяц.
• Премии за достижения по проектам и премия по окончании календарного года («13-я зарплата»).
• ДМС после испытательного срока.
• Испытательный срок — до 3 месяцев; работа в коллективе.