Эта вакансия старше 7 дней и может быть неактуальной.
Чтобы не пропустить новые вакансии и откликаться в числе первых, подпишитесь на уведомления в Telegram
2 months ago
Инженер-верификатор
Описание вакансии
#вакансия #verificationengineer #Verilog #SystemVerilog #Москва
🔎 Ищем Инженера-верификатора в команду, занимающуюся разработкой микросхем
✅ Официальное трудоустройство по ТК в аккредитованную ИТ компанию
Локация офиса: м. Аэропорт и платф. Гражданская (МЦД) шаговая доступность
ЗП: готовы обсудить ваши пожелания
ДМС со стоматологией, кафе на территории, собственный бизнес центр и производство
Задачи:
• Оперативное управление процессом верификации СФ-блоков и микросхем;
• Составление, детализация, согласование, контроль и подготовка отчётности выполнения планов верификации (функциональное покрытие, покрытие по коду), в том числе в среде Cadence vManager;
• Реализация тестов для выполнения верификационного плана и их запуск для различных типов моделей - RTL, pre-layout gate level netlist, post-layout gate-level netlist (SDF);
• Сборка информации, анализ и улучшение функционального покрытия и покрытия по коду;
• Разработка и внедрение унифицированных архитектур верификационного окружения;
• Участие в разработке и внедрении маршрута верификации СФ-блоков;
• Изучение и внедрение новых методов верификации.
Что важно:
• Опыт от 3 лет;
• Глубокое понимание маршрута проектирования, разработки и верификации СФ-блоков и микросхем типа СнК;
• Экспертное знание языков Verilog/SystemVerilog;
• Экспертное знание методологии UVM.
Отправить резюме можно в telegram 👉
🔎 Ищем Инженера-верификатора в команду, занимающуюся разработкой микросхем
✅ Официальное трудоустройство по ТК в аккредитованную ИТ компанию
Локация офиса: м. Аэропорт и платф. Гражданская (МЦД) шаговая доступность
ЗП: готовы обсудить ваши пожелания
ДМС со стоматологией, кафе на территории, собственный бизнес центр и производство
Задачи:
• Оперативное управление процессом верификации СФ-блоков и микросхем;
• Составление, детализация, согласование, контроль и подготовка отчётности выполнения планов верификации (функциональное покрытие, покрытие по коду), в том числе в среде Cadence vManager;
• Реализация тестов для выполнения верификационного плана и их запуск для различных типов моделей - RTL, pre-layout gate level netlist, post-layout gate-level netlist (SDF);
• Сборка информации, анализ и улучшение функционального покрытия и покрытия по коду;
• Разработка и внедрение унифицированных архитектур верификационного окружения;
• Участие в разработке и внедрении маршрута верификации СФ-блоков;
• Изучение и внедрение новых методов верификации.
Что важно:
• Опыт от 3 лет;
• Глубокое понимание маршрута проектирования, разработки и верификации СФ-блоков и микросхем типа СнК;
• Экспертное знание языков Verilog/SystemVerilog;
• Экспертное знание методологии UVM.
Отправить резюме можно в telegram 👉
Источник - Get IT